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Scala
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Scala
package projet
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import chisel3._
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import chisel3.util._
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/*\
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* Fusion de IP_LED et IP_PIN du projet VHDL
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\*/
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class LedIp extends Module {
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val io = IO(new Bundle {
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val x31 = Input(UInt(64.W))
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val switch = Input(UInt(4.W))
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val led = Output(UInt(4.W))
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val button = Input(UInt(4.W))
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val bus = new BusInterface
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})
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io.bus.rdata := 0x01ed01ed01ed01edL.U // On lira ça si on lit !
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val dinReg = RegInit(0.U(32.W))
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val x31Reg = RegNext(io.x31) // On lit x31 en continue
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val btnReg = Reg(UInt(32.W))
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// Le cpu fait une requête
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// On se moque de l'adresse ...
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// L'écriture écrit dans le registre, la lecture retourne l'état des boutons
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when(io.bus.en === true.B) {
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when(io.bus.be.asUInt.orR) { // Écriture dans le registre des leds internes
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dinReg := io.bus.wdata
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}.otherwise { // Lecture des boutons poussoirs, pas de débounce car lus par le soft
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btnReg := Fill(28, 0.U) ## io.button
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}
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}
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io.bus.rdata := btnReg
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// On échantillonne la donnée d'entrée en continue
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// C'est soit une donnée venant du registre x31 du
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// proc, si le dernier switch est à 1, soit le registre écrit par le soft
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val data = Mux(io.switch(3).asBool, x31Reg, dinReg)
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// On l'affiche
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io.led := MuxLookup(io.switch(2, 0), 0.U(4.W))((0 until 8).map { i =>
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(i.U -> data((i * 4) + 3, i * 4))
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})
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}
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