Fixs merge conflict with word mode

src/main/scala/projet/ControlUnit.scala

@@ -9,8 +9,6 @@ import projet.op.OpBranch
 import projet.op.OpStore
 import projet.op.OpLoad
 import projet.op.OpImmW
-import projet.op.OpM
-import projet.op.OpRW
 
 class CUInterface extends Bundle {
     val instruction = Input(UInt(32.W))
@@ -98,9 +96,6 @@ object OpCode extends ChiselEnum {
     // add, and, or, xor, sll, srl, sra, slt, stlu, mul, mulh, mulhsu, mulhu, div, divu, rem, remu
     val OpR = "b0110011".U;
 
-    // mulw, divw, remw
-    val OpMw = "b0111011".U;
-
     // Type J
     val JAL = "b1101111".U
 
@@ -206,11 +201,6 @@ class ControlUnit() extends Module {
             OpR.opR(io);
         }
 
-        is(OpCode.OpMw) {
-            io.alu_word_mode := true.B
-            OpM.opM(io);
-        }
-
         is(OpCode.OpBranch) {
             OpBranch.opBranch(io);
         }
@@ -228,7 +218,8 @@ class ControlUnit() extends Module {
         }
 
         is(OpCode.OpRW) {
-            OpRW.opRW(io);
+            io.alu_word_mode := true.B
+            OpR.opR(io);
         }
     }
 }