Rv64i : passing test

2025-11-13 09:49:18 +01:00
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commit 030149cbea
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--- a/src/main/scala/projet/ControlUnit.scala
+++ b/src/main/scala/projet/ControlUnit.scala
@@ -9,6 +9,7 @@ import projet.op.OpBranch
 import projet.op.OpStore
 import projet.op.OpLoad
 import projet.op.OpImmW
+import projet.op.OpRW

 class CUInterface extends Bundle {
    val instruction = Input(UInt(32.W))
@@ -113,6 +114,9 @@ object OpCode extends ChiselEnum {

    // ~~ Rv64i ~~
    val OpImmW = "b0011011".U
+
+    // TypeR
+    val OpRW = "b0111011".U
 }

 class ControlUnit() extends Module {
@@ -213,5 +217,9 @@ class ControlUnit() extends Module {
        is(OpCode.OpImmW) {
            OpImmW.opImmW(io);
        }
+
+        is(OpCode.OpRW) {
+            OpRW.opRW(io);
+        }
    }
 }